1.功能設計階(jie)段。

　　設計(ji)人員(yuan)產品的(de)應用場合(he)，設定一(yi)些諸如功能、操作速度、接口規格、環(huan)境溫(wen)度及消耗功率等規格，以做為將(jiang)來電路(lu)設計(ji)時的(de)依據。更可進一(yi)步規劃軟件模塊及硬件模塊該如何(he)劃分，哪(na)些功能該整合(he)于SOC 內(nei)，哪(na)些功能可以設計(ji)在(zai)電路(lu)板上(shang)。

　    2.設(she)計(ji)(ji)描述(shu)和行為級驗證供能(neng)設(she)計(ji)(ji)完成后，可以依據功能(neng)將SOC 劃分為若干功能(neng)模(mo)塊(kuai)，并決定實(shi)現(xian)這些功能(neng)將要使用的(de)(de)IP 核(he)。此階段將接影響了SOC 內(nei)部的(de)(de)架構及各模(mo)塊(kuai)間互動(dong)的(de)(de)訊號，及未來產(chan)品的(de)(de)可靠(kao)性。決定模(mo)塊(kuai)之(zhi)后，可以用VHDL 或Verilog 等硬件描述(shu)語言實(shi)現(xian)各模(mo)塊(kuai)的(de)(de)設(she)計(ji)(ji)。接著，利用VHDL 或Verilog 的(de)(de)電(dian)路仿真器，對設(she)計(ji)(ji)進行功能(neng)驗證(functionsimulation，或行為驗證 behavioral simulation)。注意，這種功能(neng)仿真沒有考慮電(dian)路實(shi)際的(de)(de)延遲，但(dan)無法獲(huo)得精確的(de)(de)結果(guo)。

　　3.邏輯綜合確定設計描述正確后，可以使用邏輯綜合工具(synthesizer)進行綜合。綜合過程中，上海電子產品開發需要選擇適當的邏輯器件庫(logic cell library)，作為合成邏輯電路時的參考依據。硬件語言設計描述文件的編寫風格是決定綜合工具執行效率的一個重要因素。事實上，綜合工具支持的HDL 語法均是有限的，一些過于抽象的語法只適于作為系統評估時的仿真模型，而不能被綜合工具接受邏輯綜合得到門級網表。

　　4.門級驗證(zheng)(Gate-Level Netlist Verification)

　　門級(ji)功(gong)能(neng)驗證是寄存(cun)器傳輸級(ji)驗證。主(zhu)要(yao)的工(gong)作(zuo)是要(yao)確認經綜合后的電路是否(fou)符合功(gong)能(neng)需求，該工(gong)作(zuo)一(yi)般(ban)利用門電路級(ji)驗證工(gong)具完成。注意，此階段仿真需要(yao)考(kao)慮門電路的延遲(chi)。

　　5.布(bu)局和布(bu)線(xian)(xian)布(bu)局指將設計好(hao)的功能(neng)模塊合理地安排(pai)在(zai)芯片上(shang)，規劃好(hao)它們的位置。布(bu)線(xian)(xian)則指完成(cheng)各(ge)模塊之(zhi)間(jian)互連的連線(xian)(xian)。注意，各(ge)模塊之(zhi)間(jian)的連線(xian)(xian)通常(chang)比較長，因(yin)此，產生的延(yan)遲會嚴重影響SOC的性能(neng)，尤其(qi)在(zai)0.25 微米制程以上(shang)，這種現象更為(wei)顯著。